串入并出移位寄存器
-
北华航天工业学院教案
教研室:电工电子基础
授课教师:李国洪
课程名称
EDA
技术与实践
主
要
教
学
内
容
实验十
、时序电路设计串入
/
并出移位寄存器
1
.设计一个
8
位串入
/
并出移位寄存器。
2
.将编辑好的
16-4
优先编码器进行编译和仿真。
3
.编程下载,用
EDA
实验开发系统进行硬件验证
90
’
课次
21
时间分配
通过上机实践,掌握
VHDL
语言的基本结构及设计的输入
方
教学目的
法。掌握
VHDL
语言的时序电路设计方法。
VHDL
语言的基本结构及设计的输入方法,
VHDL
语言的时序
教学重点
电路设计方法
时序电路设计方法
上机实验
实验报告十
教学难点
教学方法
使用教具
拟留作业
授课总结
教案<
/p>
21
——共
4
页
第
1
页
实验
十、时序电路设计串入
/
并出移位寄存器
一
实验目的
1
.掌握
VHDL
语言的基本描述语句的使用方法。
2
.掌握使用
VHDL<
/p>
语言进行时序电路设计的方法。
二
实验设备与仪器
1
.计算机
2
.
MAX+PLUS
Ⅱ工具软件
p>
3
.
EDA
p>
–
V
型实验箱
<
/p>
4
.编程器件:
FLEX10K10LC
84-4
三
实验内容
根据实验给出的
4
位串入
/
并出移位寄存
器的设计方法,
设计一个
8
位串入
p>
/
并出移位寄存器。
四
实验原理
在这里我们通过一个
4
位串入
/
并出移位
寄存器设计过程来介绍如何设计串
入
/
并出移位寄存器。
所谓的串入
/
p>
并出移位寄存器,即输入的数据是一个接着一个依序地进入,
输出时
则一起送出。仿真结果如图所示。
4
位串入
/
并出移位寄存器仿真波形图
上图中输入的数据为“
1010
”
、
“
0111
”两组
4
位数
据。因输入的数据是每
次一位依序进入,
故输入、
输出信号之间有
4
个
CLK
时间的延迟。为了过滤中
间没用的数据,只读取完整的存储数据
,实用上可将取样脉冲的周期设定成
CLK
脉冲的四倍,也就是
说,每经过
4
个
CLK
脉冲后再读取数据一次,便能
每次读取都得到正确的数据。
教案
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——共
4
页第
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页